| シングルサイクルアクセス可能な二階層キャッシュアーキテクチャ (2009). Single-Cycle-Accessible Two-Level Cache Architecture | |||||||||||||||||
Abstract | |||||||||||||||||
| 組込みプロセッサのメモリサブシステムの消費エネルギーを削減するために，プロセッサコアとL1キャッシュメモリ（以下，キャッシュメモリを単にキャッシュという）の間に小容量のL0キャッシュを配置する技術が広く利用されている．L0キャッシュは小容量であるためキャッシュヒットすれば消費エネルギーを削減できる．しかし，キャッシュミスした場合，L1キャッシュへアクセスするために最低1サイクル必要となり，プロセッサの性能低下を引き起こす．この問題を解決するため，シングルサイクルアクセス可能な二階層キャッシュ（STC: Single-cycle-accessible Two-level Cache）アーキテクチャを本稿で提案する．STCアーキテクチャでは，プロセッサコアはシングルサイクルで小容量キャッシュまたはL1キャッシュにアクセスできる．さらに，STCアーキテクチャを有効活用するコンパイル技術も本稿で提案する．ベンチマークを用いた実験では，L0キャッシュを用いたアプローチと比較して，メモリサブシステムの消費エネルギーを最大で64%，平均で41%削減できた．. A small L0-cache located between an MPU core and an L1-cache is widely used in embedded processors for reducing the energy consumption of memory subsystems. Since the L0-cache is small, if there is a hit, the energy consumption will be reduced. On the other hand, if there is a miss, at least one extra cycle is needed to access the L1-cache. This degrades the processor performance. Single-cycle-accessible Two-level Cache (STC) architecture proposed in this paper can resolve the problem in the conventional L0-cache based approach. Both a small L0 and a large L1 caches in our STC architecture can be accessed from an MPU core within a single cycle. A compilation technique for effectively utilizing the STC architecture is also presented in this paper. Experiments using several benchmark programs demonstrate that our approach reduces the energy consumption of memory subsystems by 64% in the best case and by 41% on an average without any performance degradation compared to the conventional L0-cache based approach. | |||||||||||||||||
Publication details | |||||||||||||||||
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